AMD Helios、72基のMI455Xを単一メモリドメインに統合し、1ラックで31 TBのHBM4を提供

AMDはAdvancing AI 2026でInstinct MI455Xを正式発表し、Heliosラックのハードウェア詳細も明らかにした。MI455XはCDNA 5アーキテクチャを採用し、2 nmのコンピュートダイ、3 nmのI/Oおよびキャッシュダイ、12スタックのHBM4で構成され、3,200億個のトランジスタを搭載する。各GPUは432 GBのHBM4と23.3 TB/sのメモリ帯域幅を備え、理論ピーク性能はOCP MXFP4で40.3 PFLOPS、BF16で約5 PFLOPSとなる。

Heliosは、72基のMI455X、18基のEPYC Venice CPU、Pensandoネットワーキング、ROCmソフトウェアスタックをダブルワイドラックに統合する。ラック全体では約31.1 TBのHBM4、1.7 PB/sのメモリ帯域幅、2.9 EFLOPSのMXFP4性能を実現する。GPU間はUALink-over-Ethernetによって単一のコヒーレントなスケールアップドメインを構成し、ラック外の接続にはUltra Ethernetを採用する。筐体仕様にはOpen Compute ProjectのOpen Rack Wideを使用しており、クラウド事業者は固定構成を購入するだけでなく、電力、冷却、ネットワークの要件に応じてリファレンス設計を変更できる。

技術的な要点はFLOPSだけではなく、カード1基当たり432 GBのメモリと、72 GPUで構成されるコヒーレントドメインにある。大規模MoE推論では、より多くの重みとKV cacheをHBM上に保持でき、ラック間通信も削減できる。各GPUが備える2.4 Tb/sのscale-out帯域幅も、大規模なexpert parallelismを想定したものだ。一方、VeniceとGPU間を結ぶ256 GB/sのInfinity Fabricは、NVIDIA Vera–Rubinのホスト接続より明らかに低速だ。ストレージデータもCPU経由で転送する必要があるため、データ集約型トレーニングの制約になる可能性がある。

AMDは、異なる低精度フォーマットの理論ピーク性能をNVIDIA Rubinと直接比較している。しかし、MXFP4とNVFP4ではスケーリング方式やスパース性の定義が完全には一致しないため、これらの数値から実際のtoken throughputを推定することはできない。エンジニアリングチームは今後、ROCmカーネルの成熟度、主要モデルのend-to-end benchmark、消費電力と液冷の要件、さらにHeliosの各種カスタム構成でも公称の通信効率を維持できるかを確認する必要がある。