ACE-RTLがNemotronにVerilogの反復コンパイルと修正を実行させ、9種類のタスクで平均合格率97.1％を達成

NVIDIAは、Nemotron 3 UltraとACE-RTLを組み合わせた最新のRTLプログラミング結果を発表した。Comprehensive Verilog Design Problems（CVDP）の9種類のエージェントタスクにおける平均合格率は97.1％だった。公式比較によると、この構成はGLM 5.2やKimi K2.6などのモデルを上回り、各反復で使用するtokenも最大71％少ない。これはVerilogを一度だけ生成するテキストベンチマークではない。エージェントがプロジェクトを読み込み、RTLを生成または修正し、コンパイルとテストを実行したうえで、エラーメッセージに基づいて修正する仕組みだ。

ACE-RTLの中核は、iterative generate-test-reflectループである。エージェントはまず仕様と既存ファイルを分析し、候補となる実装を書き込む。続いてシミュレーターまたは検証ツールを呼び出し、実行可能なフィードバックを取得する。エラー、テスト結果、過去の試行は、継続的に進化するコンテキストとして整理される。この手法はHDLの形式的制約を自動採点器に近いものへと変換するため、モデルは構文、タイミング、インターフェースが正しいかどうかを、言語上の確率だけに頼って推測する必要がなくなる。Nemotron 3 Ultra自体は、総パラメーター数550B、活性化パラメーター数55BのハイブリッドMamba—Attention MoEであり、長いコンテキストウィンドウは、仕様、モジュール間の依存関係、複数回にわたる検証履歴の保持にも有利だ。

CVDPの公開リポジトリには、人手で作成された783問が収録されており、RTL生成、デバッグ、仕様からコードへの変換、assertion、検証、Q&Aなど、13種類の作業を網羅している。今回の97.1％という数値は、そのうち9種類のagentic workflowのみを対象としており、モデルがチップ全体の設計とsign-offを完遂できるようになったと解釈すべきではない。ベンチマークタスクには通常、明確なテストと限定されたプロジェクト境界がある。一方、実際のEDAフローでは、不完全な仕様、PPAのトレードオフ、クロックドメインをまたぐ設計、サードパーティーIP、高コストなシミュレーションにも対処しなければならない。

今後、エンジニアリングチームは平均pass rateだけを見るのではなく、タスク種別ごとのサンプル数、再試行回数の上限、ツールのバージョン、失敗の分布にも注目すべきだ。ACE-RTL関連データはNemotronの学習にも使用されたことがあるため、評価データの汚染除去と問題の類似度が特に重要になる。第三者が、公開版CVDP、固定されたtoken予算、同一のシミュレーターという条件下で結果を再現できれば、このような実行フィードバックを備えたエージェントは、RTLレビューと検証における信頼できる補助レイヤーとなる可能性がある。