MicroEvo、LLMとMCTSでプロセッサ設計を探索、目標達成に必要なシミュレーション回数をNSGA-II比で10.6分の1に

東南大学やNVIDIAなどの研究チームは、プロセッサ・マイクロアーキテクチャの多目的設計空間探索に大規模言語モデルを活用するMicroEvoを発表した。この種の探索では、CPI、消費電力、面積を同時に削減する必要がある。一方、レジスタ数、発行幅、キャッシュ、分岐予測器は相互に制約し合うため、候補構成を評価するたびに高コストなサイクル精度シミュレーションと電力モデリングが必要になる。

MicroEvoは、Monte Carlo Tree Searchで設計候補を管理する。Pareto-UCTは、候補構成のhypervolumeへの寄与、目的空間のカバレッジ、未探索の度合いを同時に考慮する。LLMは、有効な離散パラメータの範囲内で、局所的な変更や比較的大規模な構造変異を行う。また、親設計と子設計のPPA結果を比較し、「どの組み合わせが有効だったか」を検索可能な自然言語メモリとして整理する。複数ラウンドにわたり明確な改善が見られない場合、状態コントローラがプロンプトをexploitからbalanceまたはexploreへ切り替え、局所最適解にとどまり続けることを防ぐ。

主要実験では、5つの初期サンプルから開始し、10ラウンド、合計45回のシミュレーションを実施した。RISC-Vコアの評価にはgem5とMcPATを使用し、すべての結果は5回の独立試行の平均値とした。Gemini-3-pro版のhypervolumeはNSGA-IIを23.94%上回り、特定の設計空間では最大36.22%の相対向上を記録した。HV 0.74を目標しきい値とした場合、必要な評価回数は10.6分の1となり、目標達成までの時間もBoom-Explorerの8.3%にとどまった。チームはさらに、より複雑なXiangShan KunminghuコアをXS-GEM5で評価し、スケーラビリティを検証した。

MITライセンスのリポジトリでは、探索コア、Alpha、BOOM、XiangShanの設計空間、gem5-to-McPAT統合が提供されている。ただし、シミュレータ、McPAT、ベンチマーク・プログラムは利用者が自身でビルドする必要がある。注意点として、参照Pareto集合は5,000個のランダム点と、すべての手法が発見した解を統合して作成されており、10.6倍という数値も特定のHVしきい値に依存する。今後は、RTL合成、タイミング解析、さらにはポストシリコン測定によって候補設計を検証するとともに、異なるモデルやプロンプトでも探索上の優位性を安定して再現できるかを確認する必要がある。