ACE-RTL 讓 Nemotron 反覆編譯與修正 Verilog，九類任務平均通過率達 97.1%

NVIDIA 公布 Nemotron 3 Ultra 與 ACE-RTL 組合的最新 RTL 程式設計結果：在 Comprehensive Verilog Design Problems（CVDP）九類代理任務中，平均通過率為 97.1%。官方比較指出，這套配置領先 GLM 5.2、Kimi K2.6 等模型，且每輪迭代最多少用 71% token。這不是一次性產生 Verilog 的文字基準，而是讓代理讀取專案、產生或修改 RTL、執行編譯及測試，再根據錯誤訊息修正。

ACE-RTL 的核心是 iterative generate-test-reflect 迴圈。代理先分析規格與現有檔案，寫入候選實作，再呼叫模擬器或驗證工具取得可執行回饋；錯誤、測試結果及先前嘗試會被整理成持續演化的上下文。這種方法把 HDL 的形式約束轉成近似自動評分器，使模型不必單靠語言機率猜測語法、時序與介面是否正確。Nemotron 3 Ultra 本身是 550B 總參數、55B 啟用參數的混合 Mamba—Attention MoE，長上下文也有利於保存規格、模組相依與多輪驗證紀錄。

CVDP 公開儲存庫包含 783 個人工撰寫問題，涵蓋 RTL 生成、除錯、規格轉程式、assertion、驗證及問答等 13 類工作；本次 97.1% 數字只針對其中九類 agentic workflow，不能解讀成模型已能完成整顆晶片的設計與 sign-off。基準工作通常具有明確測試與有限專案邊界，真實 EDA 流程還涉及不完整規格、PPA 取捨、跨時脈域、第三方 IP 與昂貴模擬。

工程團隊接下來應關注每一類任務的樣本數、重試上限、工具版本及失敗分布，而不只採用平均 pass rate。由於 ACE-RTL 相關資料也曾用於 Nemotron 訓練，評測去污染與題目近似度尤其重要。若第三方能在公開 CVDP、固定 token 預算及相同模擬器下重現結果，這類具執行回饋的代理才可能成為 RTL 審查與驗證的可信輔助層。