MicroEvo 以 LLM 與 MCTS 搜尋處理器設計，達標所需模擬次數較 NSGA-II 少 10.6 倍

東南大學、NVIDIA 等團隊發表 MicroEvo，把大型語言模型用在處理器微架構的多目標設計空間探索。這類工作必須同時降低 CPI、功耗與面積；暫存器數量、發射寬度、快取及分支預測器又互相制約，使測試每個候選配置都需要昂貴的週期精確模擬與功耗建模。

MicroEvo 以 Monte Carlo Tree Search 管理候選設計。Pareto-UCT 同時考量候選配置對 hypervolume 的貢獻、目標空間覆蓋及未探索程度；LLM 則負責在合法離散參數內做局部修改或較大結構變異。系統還會比較父子設計的 PPA 結果，把「哪些組合有效」整理成可檢索的自然語言記憶。若多輪沒有明顯改善，狀態控制器會把提示由 exploit 切換至 balance 或 explore，避免持續卡在局部最佳點。

主要實驗從五個初始樣本開始，進行十輪、合計 45 次模擬，並以 gem5 與 McPAT 評估 RISC-V 核心；所有結果取五次獨立試驗平均。Gemini-3-pro 版本的 hypervolume 較 NSGA-II 高 23.94%，特定設計空間的最高相對增益為 36.22%。以 HV 0.74 為指定門檻時，所需評估次數少 10.6 倍，達標時間也只有 Boom-Explorer 的 8.3%。團隊另在更複雜的香山昆明湖核心上以 XS-GEM5 測試可擴展性。

MIT 授權程式庫提供搜尋核心、Alpha、BOOM、香山設計空間，以及 gem5-to-McPAT 整合；使用者仍須自行編譯模擬器、McPAT 與基準程式。值得注意的是，參考 Pareto 集由5,000個隨機點與所有方法找到的解合併而成，10.6倍數字也依賴特定 HV 門檻。下一步應是以 RTL 綜合、時序分析乃至矽後量測驗證候選設計，並測試不同模型與提示是否能穩定重現搜尋優勢。